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Debug 根因定位
读取仿真日志与波形，沿信号路径逐级回溯，把失败定位到具体的模块、代码行与时钟周期，并给出可直接合入的修复补丁。
根因分析关键波形修复补丁
waveformcycle 39 – 43
clk
ld_req
rdata
80345612
ld_data
00000080
expected
FFFFFF80
→ e203_lsu_load_align.v : 11
Deep Valley Chip 为芯片团队构建可在内网运行的设计智能体。它读懂规格、调用 EDA 工具，自主完成生成、仿真、定位与修复，每一步都留下可追溯的工程证据。
每项能力都以工程证据交付，而不是一段对话回复。工程师可以逐项审查、接管或回退。
读取仿真日志与波形，沿信号路径逐级回溯，把失败定位到具体的模块、代码行与时钟周期，并给出可直接合入的修复补丁。
从自然语言规格与接口约束出发，规划模块划分，生成多模块、可综合的 Verilog 与 SystemVerilog，遵循团队编码规范。
自动搭建 testbench，编写断言与激励，按覆盖率目标迭代补充用例，直到回归稳定通过。
基于综合结果分析时序、面积与功耗瓶颈，提出改进方案，并在修改后重新验证功能正确性。
在设计闭环稳定之后，扩展到可配置 IP 与面向目标计算架构的硬件算子设计。方向会根据设计伙伴的需求确定。
告诉我们你的需求 →同一基础模型，三种 Agent 配置。
用每一项任务的运行结果，展示工程能力。
左右滑动，查看全部配置
| System-hard 任务 | Deep Valley Chip我们的 Agent | CodexGPT6.1-sol | Claude CodeGPT6.1-sol |
|---|---|---|---|
01AES 加密aes_cipher_top | 通过 | 通过 | 通过 |
02AES 解密aes_inv_cipher_top | 通过 | 通过 | 通过 |
03SDC 控制器sdc_controller | 通过 | 未通过 | 未通过 |
04E203 执行单元e203_exu_alu | 通过 | 通过 | 通过 |
05E203 取指单元e203_ifu | 通过 | 通过 | 未通过 |
SDC 控制器：本组仅我们的 Agent 通过。
E203 取指单元：我们的 Agent 与 Codex 通过。
仅统计本次提供的 5 项 System-hard 任务。通过率 = 通过任务数 / 5，不包含耗时、Token 或成本指标。
芯片设计首先是一个推理问题，其次才是工具问题。我们在设计意图、工程动作与上下文之间建立连接，让每一个决策都成为下一个决策的依据。
推理、生成、验证、修复，每一步的结果决定下一步。仿真失败不是终点，而是下一轮定位的输入。
把经过验证的经验沉淀为策略与知识，让下一次运行规划得更好、定位得更准、修复得更快。
架构决策、生成代码、仿真日志、波形与修复差异都被完整记录。工程师可以逐步审查，也可以在任一步接管。
设计数据是芯片公司最核心的资产。系统从第一天起就按内网运行、可审计、可接管来设计。
部署在客户内网，规格、代码与仿真数据不出内网，支持本地部署开源大模型。
统一的工具抽象层，接入主流商业 EDA 与开源工具链，国产 EDA 适配持续推进。
并行任务按授权席位排队调度，充分利用团队现有 license，不与工程师抢占资源。
每次工具调用、每个决策与每处代码修改都有记录，工程师可随时审批、接管或回退。
团队扎根成都，成员兼具多模态大模型、智能体研究与芯片设计验证的实战经验。
我们正与少量芯片设计团队合作，在真实项目中验证与打磨产品。设计伙伴将获得：